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Digital Verification Engineer

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Unternehmen

Über

Our hiring company is a booming SME/startup active within the semiconductors industry. They created a job offer for a Digital Verification Engineer to integrate into their teams in Lausanne, Switzerland location.

  • Electronics

Vergünstigungen und Benefits

Stellenangebot

Wer Sie sind

  • Language skills: English (fluent, C1) min
  • Professional experience: min 3 years - 5+ years of experience in semiconductors
  • Bachelor's degree in Electronics & Electrical Engineering/Communication System
  • Expert in digital design verification, using standardized methodologies (UVM)
  • Experience with SystemVerilog Assertions (SVA)
  • Would be a plus: an experience with SerDes

Ihre Aufgaben

  • Prepare design verification plan
  • Plan and schedule assigned projects
  • Utilize latest techniques, tools and technologies for design verification activities
  • Maintain design verification environment, track and close design bugs
  • Develop design verification methodologies and implement standard debug flows
  • Participate in design reviews

Wünschenswerte Fähigkeiten

  • Verilog
  • SystemVerilog
  • Lausanne, Vaud, Switzerland
  • Unbefristet Vertrag
  • 100% Beschäftigungsgrad

Berufserfahrung

  • Solutions Engineer

Sprachkenntnisse

  • English
Sind Sie an einer solchen Stelle interessiert? Erstellen Sie ein Konto und lassen Sie sich mit Angeboten matchenErstellen Sie Ihr KontoBITTE BEACHTEN: Das Einzige, was Sie tun müssen, ist Ihr Konto auf TieTalent zu erstellen und DAS WAR'S 🙂 + ES IST KOSTENLOS für Talente! SIE WERDEN sich nicht für diese spezifische Position bewerben, sondern wenn es eine Übereinstimmung mit dieser Möglichkeit gibt, werden Sie kontaktiert und erhalten mehr Details darüber.