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S'inscrireDigital Verification Engineer
- Solutions Engineer+1XXXX
- VerilogSystemVerilog+2XXXX
- Lausanne, Vaud, Switzerland
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Enterprise
À propos
Our hiring company is a booming SME/startup active within the semiconductors industry. They created a job offer for a Digital Verification Engineer to integrate into their teams in Lausanne, Switzerland location.
Avantages et bénéfices
Poste
Votre profil
- Language skills: English (fluent, C1) min
- Professional experience: min 3 years - 5+ years of experience in semiconductors
- Bachelor's degree in Electronics & Electrical Engineering/Communication System
- Expert in digital design verification, using standardized methodologies (UVM)
- Experience with SystemVerilog Assertions (SVA)
- Would be a plus: an experience with SerDes
Vos tâches
- Prepare design verification plan
- Plan and schedule assigned projects
- Utilize latest techniques, tools and technologies for design verification activities
- Maintain design verification environment, track and close design bugs
- Develop design verification methodologies and implement standard debug flows
- Participate in design reviews
Compétences idéales
- Verilog
- SystemVerilog
Expérience professionnelle
- Solutions Engineer
Compétences linguistiques
- English
Êtes-vous intéressé par un tel emploi ? Créez un compte et soyez mis en avant pour des postes qui vous correspondentCréer votre compteIMPORTANT: La seule chose que vous avez à faire est de créer votre compte sur TieTalent et c'est TOUT 🙂 + c'est GRATUIT pour les talents ! Vous n'aurez PAS à postuler pour cette offre spécifiquement, mais plutôt si votre profil correspond aux critères de cette opportunité, vous serez contactés et obtiendrez davantage d'informations sur cette dernière.