À propos
Principal Analog Layout Engineer
- Minimum 5 years experience but ideally >8+ years experience
- Experience in 65nm and below (ideally 22nm and below)
- Understanding of layout for critical timing (PLL, DLL, clock distribution)
- Understanding of matching techniques xcfaprz for timing circuits and current cells
- Chip finishing experience a bonus
- Experience of Cadence PVS/QRC/Pegasus
#J-18808-Ljbffr
Compétences linguistiques
- English
Avis aux utilisateurs
Cette offre provient d’une plateforme partenaire de TieTalent. Cliquez sur « Postuler maintenant » pour soumettre votre candidature directement sur leur site.